hardcaml-yosys

Import Verilog designs into HardCaml
IN THIS PACKAGE
module P : sig ... end
module I : sig ... end
module O : sig ... end
module W : sig ... end
val not_ : W.fn
val pos : W.fn
val neg : W.fn
val reduce_or : W.fn
val reduce_and : W.fn
val reduce_xor : W.fn
val reduce_xnor : W.fn
val reduce_bool : W.fn
val logic_not : W.fn
val cells : W.fn list
val get_input_width : int P.t -> int I.t
val get_output_width : int P.t -> int O.t