hardcaml-yosys

Import Verilog designs into HardCaml
IN THIS PACKAGE
module P : sig ... end
module I : sig ... end
module O : sig ... end
module W : sig ... end
val and_ : W.fn
val or_ : W.fn
val xor_ : W.fn
val xnor_ : W.fn
val add : W.fn
val sub : W.fn
val mul : W.fn
val shl : W.fn
val shr : W.fn
val sshl : W.fn
val sshr : W.fn
val shift : W.fn
val logic_and : W.fn
val logic_or : W.fn
val lt : W.fn
val le : W.fn
val gt : W.fn
val ge : W.fn
val eq : W.fn
val ne : W.fn
val eqx : W.fn
val nex : W.fn
val cells : W.fn list
val get_input_width : int P.t -> int I.t
val get_output_width : int P.t -> int O.t