hardcaml-yosys

Import Verilog designs into HardCaml
IN THIS PACKAGE
module Op1 : sig ... end
module Op2 : sig ... end
module Fa : sig ... end
module Lcu : sig ... end
module Slice : sig ... end
module Concat : sig ... end
module Mux : sig ... end
module Pmux : sig ... end
module Lut : sig ... end
module Dff : sig ... end
module Dffe : sig ... end
module Dffsr : sig ... end
module Adff : sig ... end
module Memwr : sig ... end
module Memrd : sig ... end
module Mem : sig ... end
val cells : string list * ( Cell.t -> cell ) assoc