hardcaml-yosys

Import Verilog designs into HardCaml
IN THIS PACKAGE
Module HardCamlYosys . Lvt
module type Cfg = sig ... end
module Wr : sig ... end
module Rd : sig ... end
type mode = [
| `async_rbw
| `async_wbr
| `sync_rbw
| `sync_wbr
]
val is_async : mode -> bool
val is_sync : mode -> bool
val is_rbw : mode -> bool
val is_wbr : mode -> bool
type rd_port = {
rd : HardCaml.Signal.Comb.t Rd.t;
rspec : HardCaml.Signal.Types.register;
mode : mode;
}
module Multiport_regs (C : Cfg) : sig ... end
module Make (C : Cfg) : sig ... end
module Make_wren (C : Cfg) : sig ... end