hardcaml-yosys

Import Verilog designs into HardCaml
IN THIS PACKAGE
module P : sig ... end
module I : sig ... end
module O : sig ... end
module W : sig ... end
val slice : W.fn
val cells : W.fn list
val get_input_width : int P.t -> int I.t
val get_output_width : int P.t -> int O.t